کتاب طراحی مدارهای دیجیتال با System Verilog

فصل ۱ / مقدمه

۱-۱ طراحی ديجيتال امروزی(نوين)

۱-۲ طراحی با زبان‌های توصيف سخت افزار

۱-۲-۱ طراحی خودکار

۱-۲-۲ SystemVerilog چيست؟

۱-۲-۳ VHDL چيست؟

۱-۲-۴ شبيه سازی

۱-۲-۵ سنتز

۱-۲-۶ استفاده مجدد

۱-۲-۷ تأييد

۱-۲-۸ روند طراحی

۱-۳ تکنولوژی CMOS

۱-۳-۱ گيت‌های منطقی

۱-۳-۲ ASIC‌ها و FPGA

۱-۴ منطق قابل برنامه‌ريزی

۱-۵ مشخصات الکتريکی

۱-۵-۱ محدوده نويز

۱-۵-۲ گنجايش خروجی

فصل ۲ / طراحی منطق ترکيبی

۲-۱ جبر بولی

۲-۱-۱ مقادير

۲-۱-۲ عملگرها

۲-۱-۳ جداول درستی

۲-۱-۴ قوانين جبر بولی

۲-۱-۵ قانون دمورگان

۲-۱-۶ قضيه بسط شانن

۲-۲ گيت‌های منطقی

۲-۳ طراحی منطق ترکيبی

۲-۳-۱ حداقل‌سازی منطق

۲-۳-۲ جدول‌های کارنو

۲-۴ زمان‌بندی

۲-۵ کدهای عددی

۲-۵-۱ اعداد صحيح

۲-۵-۲ اعداد با مميز ثابت

۲-۵-۳ اعداد با مميز شناور

۲-۵-۴ کاراکترهای الفبايی – عددی 

۲-۵-۵ کدهای گری

۲-۵-۶ بيت‌های توازن

فصل ۳ / منطق تركيبی با استفاده از مدل‌های گيت سيستم‌وريلاگ

۳-۱- فايل‌ها و ماژول‌ها

۳-۲ شناسه‌ها، فضاها و توضيحات

۳-۳ مدل‌های گيت‌پايه

۳-۴ يك نت ليست ساده

۳-۵ مقادير منطقی

۳-۶ انتساب‌های پيوسته

۳-۶-۱ عملگرهای سيستم‌وريلاگ

۳-۷ تأخيرها

۳-۸ پارامترها

۳-۹ )Testbenchبستر آزمون)

فصل ۴ / بلاك‌های ساختار تركيبی

۴-۱ مالتی پلكسر (تسهيم‌كننده)

۴-۱-۱ مالتی پلكسر ۲ به ۱

۴-۱-۲ مالتی پلكسر ۴ به ۱

۴-۲ ديكدر (رمزگشا)

۴-۲-۱ ديكدر ۲ به ۴

۴-۲-۲ ديكدر پارامتری

۴-۲-۳ ديكدر سِوِن سگمنت (۷-seg)

۴-۳ رمزگذار اولويت

۴-۳-۱ مقادير يكتا و بي‌اهميت

۴-۴ جمع‌كننده‌ها

۴-۴-۱ مدل تابعی

۴-۴-۲ جمع‌كننده موجی

۴-۴-۳ Tasks (كارها)

۴-۵ چك‌كننده توازن

۴-۶ بافرهاي سه حالته

۴-۶-۱ منطق چند مقداری

۴-۷ Testbench بلاك‌های تركيبی

فصل ۵ / مدل‌های سيستم‌وريلاگ بلاک‌های منطقی ترتيبی

۵-۱ نگهدارنده‌ها(لچ‌ها)

۵-۱-۱ نگهدارنده SR

۵-۱-۲ نگهدارنده D

۵-۲ فليپ فلاپ‌ها

۵-۲-۱ فليپ فلاپ D تغييرکننده با لبه

۵-۲-۲ SET وRESET آسنکرون (نشاندن و بازنشاندن آسنکرون)

۵-۲-۳ Set و Reset سنکرون و فعال‌ساز کلاک

۵-۳ فليپ فلاپ‌های JK و T

۵-۴ ثبات‌ها و ثبات‌های انتقالی

۵-۴-۱ ثبات چندبيتی

۵-۴-۲ ثبات‌های انتقالی (شيفت رجيسترها)

۵-۵ شمارنده‌ها

۵-۵-۱ شمارنده باينری

۵-۵-۲ شمارنده جانسون

۵-۵-۳ ثبات انتقال با فيدبک خطی

۵-۶ حافظه

۵-۶-۱ ROM

۵-۶-۲ SRAM

۵-۶-۳ RAM سنکرون

۵-۷ ضرب‌کننده ترتيبی

۵-۸ Testbench براي بلاک‌های ساختار ترتيبی

۵-۸-۱ توليد کلاک

۵-۸-۲ Resetها و ساير سيگنال‌های قطعی

۵-۸-۳ پاسخ‌های بررسی

فصل ۶ / طراحی ترتيبی سنکرون

۶-۱ سيستم‌های ترتيبی سنکرون

۶-۲ مدل‌های سيستم‌های ترتيبی سنکرون

۶-۲-۱ ماشين‌های مور و ميلی

۶-۲-۲ ثبات‌های حالت

۶-۲-۳ طراحی يک شمارنده سه بيتی

۶-۳ ماشين‌های حالت الگوريتمی

۶-۴ سنتز از روی چارتهای ASM

۶-۴-۱ پياده‌سازی سخت افزار

۶-۴-۲ تخصيص حالت

۶-۴-۳ حداقل‌سازی حالت

۶-۵ ماشين‌های حالت در سيستم‌وريلاگ

۶-۵-۱ اولين مثال

۶-۵-۲ تشخيص‌دهنده بيت توازن متوالی

۶-۵-۳ ماشين Vending

۶-۵-۴ ذخيره‌سازی داده

۶-۶ test bench‌ها برای ماشين حالت

فصل ۷ /سيستم‌های ترتيبی پيچيده

۷-۱ ماشين‌های حالت به هم پيوسته

۷-۲ تقسيم‌بندی مسير داده- کنترل کننده

۷-۳ دستورالعمل‌ها

۷-۴ يک ميکروپروسسور ساده

۷-۵ مدل سيستم‌وريلاگ يک ميکروپروسسور ساده

فصل ۸ / نوشتن Testbench

۸-۱ Testbenchهاي پايه

۸-۱-۱ توليد کلاک

۸-۱-۲ Reset و ساير سيگنال‌های قطعی

۸-۱-۳ نمايش پاسخ‌ها

۸-۱-۴ پاسخ‌های موقت 

۸-۱-۵ بردارهای تست از يک فايل

۸-۲ ساختار Testbench

۸-۲-۱ برنامه‌ها

۸-۳ توليد محرک‌های تصادفی ساختگی

۸-۳-۱ برنامه‌نويسی شي گرا

۸-۳-۲ توليد عدد تصادفی (Randomization)

۸-۴ تأييد مبتنی بر بازبينی

فصل ۹ / شبيه‌سازی سيستم‌وريلاگ

۹-۱ شبيه‌سازی فعال شده با رخداد

۹-۲ شبيه‌سازی سيستم‌وريلاگ

۹-۳ رقابت‌ها

۹-۳-۱ اجتناب از رقابت

۹-۴ مدل‌های تأخير

۹-۵ ابزارهای شبيه‌سازی

فصل ۱۰ / سنتز سيستم‌وريلاگ

۱۰-۱ سنتز RTL

۱۰-۱-۱ سيستم‌وريلاگ سنتزناپذير

۱۰-۱-۲ فليپ فلاپ‌ها و نگهدارنده‌هاي استنتاج شده

۱۰-۱-۲-۱ نگهدارنده حساس به سطح

۱۰-۱-۲-۲ فليپ فلاپ حساس به لبه

۱۰-۱-۳ منطق ترکيبی

۱۰-۱-۴ خلاصه‌ای از قوانين سنتز RTL

۱۰-۲ قيود

۱۰-۲-۱ صفات

۱۰-۲-۲ قيدهای مساحتی و ساختاری

۱۰-۲-۲-۱ کدگذاری حالت

۱۰-۲-۲-۲ قيدهای منبع

۱۰-۲-۲-۳- قيدهای زمانی

۱۰-۲-۳ صفات full_case و Parallel_case

۱۰-۳ سنتز FPGA‌ها

۱۰-۴ سنتز رفتاری

۱۰-۵ بازبينی نتايج سنتز

۱۰-۵-۱- شبيه‌سازی زمان‌بندی

فصل ۱۱ / آزمون سيستم‌های ديجيتالی

۱۱-۱ ضرورت وجود آزمون

۱۱-۲ نمونه‌های خطا

۱۱-۲-۱ مدل خطای گيرکرده تکی

۱۱-۲-۲ خطاهای PLA

۱۱-۳ توليد الگوی آزمون مبتنی خطا

۱۱-۳-۱ الگوريتم مسير حساس

۱۱-۳-۲ خطاهای غيرقابل تشخيص

۱۱-۳-۳ الگوريتم D

۱۱-۳-۴ PODEM

۱۱-۳-۵ از بين رفتن خطا

۱۱-۴ شبيه‌سازی خطا

۱۱-۴-۱ شبيه‌سازی موازی خطا

۱۱-۴-۲ شبيه‌سازی همزمان خطا

فصل ۱۲ / طراحی برای قابليت آزمون‌پذير بودن

۱۲-۱ بهبود قابليت آزمون پذيری تک منظوره

۱۲-۲ طراحی ساخت يافته برای آزمون

۱۲-۳ خودآزمايی درون ساخته شده

۱۲-۳-۱ مثال

۱۲-۳-۲ بررسی بلوک منطقی ساخته شده در داخل (BILBO)

۱۲-۴ اسکن مرزی (۱/۱۱۴۹ IEEE)

فصل ۱۳ / طراحی ترتيبی آسنکرون

۱۳-۱ مدارهای آسنکرون

۱۳-۲ تجزيه و تحليل مدارهای آسنکرون

۱۳-۲-۱ تجزيه و تحليل غير رسمی

۱۳-۲-۲ تجزيه و تحليل رسمی

۱۳-۳ طراحی مدارهای آسنکرون

۱۳-۴ ماشين‌های حالت آسنکرون

۱۳-۵ زمان‌های راه اندازی و نگهداری و ناپايداری

۱۳-۵-۱ محدوديت‌های مد اساسی و مدارهای سنکرون

۱۳-۵-۲ مدل‌سازی سيستم‌وريلاگ نقض زمان برپايی و نگهداری

۱۳-۵-۳ ناپايداری

فصل ۱۴ / مواجهه با دنياي آنالوگ

۱۴-۱ مبدل‌های ديجيتال به آنالوگ

۴-۲ مبدل‌های آنالوگ به ديجيتال

۱۴-۳ Verilog-AMS

۱۴-۳-۱ اصول وريلاگ_AMS

۱۴-۳-۲ دستورات كمكی

۱۴-۳-۳ مدلسازی سيگنال مختلط

۱۴-۴ حلقه‌های قفل فاز

۱۴-۵ شبيه‌سازهای AMS_وريلاگ

پيوست الف) پاسخ به سوالات انتخابی

منابع و مآخذ کتاب طراحی مدارهای دیجیتال با system verilog